L’option de partage d’horloge de plusieurs contrôleurs permet aux contrôleurs de partager les horloges PHY statiques entre plusieurs contrôleurs qui fonctionnent à la même fréquence et qui doivent partager la même horloge de référence de boucle à verrouillage de phase (PLL).
Cependant, il y a une limitation si vous souhaitez activer cette fonctionnalité sur Cyclone® III et la famille de périphériques Cyclone IV.
- Pour la conception avec deux instances ALTMEMPHY, deux PLL seront toujours utilisés.
Cela est expliqué dans l’article de knowlegde suivant :
Puis-je partager une même PLL pour deux instances ALTMEMPHY dans ma conception ?
- Pour le contrôleur mémoire ALTMEMPHY, la PLL doit être alimentée sur sa broche d’entrée entièrement rémunérée pour réduire la gigue, et c’est l’une des hypothèses du modèle de synchronisation pour le réseau PLL et d’horloge.
« Le signal d’horloge d’entrée de référence de la PLL doit être piloté par la broche d’entrée d’horloge dédiée située à côté de la PLL, ou par le signal de sortie de l’horloge de la PLL adjacente. Pour réduire la gigue de l’horloge de sortie, la broche d’horloge d’entrée de référence de la PLL ALTMEMPHY ne doit pas être rouée par le cœur à l’aide de réseaux d’horloge globaux ou régionaux. »
- Cyclone III et les appareils Cyclone IV ne disposent pas d’une entrée d’horloge dédiée entièrement rémunérée qui pourrait alimenter deux LP.
Ce réseau d’horloge PLL n’est disponible que sur Arria® famille de périphériques GX II, Stratix® III et Stratix® IV.
périphérique GX Arria II
- CLK[8.11] pour les PLL_5 et les PLL_6
Stratix III, Stratix IV
- CLK[0.3] pour les PLL_L2 et les PLL_L3
- CLK[4.7] pour les PLL_B1 et les PLL_B2
- CLK[8.11] pour les PLL_R2 et les PLL_R3
- CLK[12.15] pour les PLL_T1 et les PLL_T2
Pour ces raisons, le partage d’horloge de plusieurs contrôleurs ne doit pas être utilisé sur la famille de périphériques Cyclone III et Cyclone IV.
Envisagez d’avoir une entrée d’horloge séparée pour chaque contrôleur mémoire sur Cyclone III et Cyclone périphérique IV.