En raison d’un problème dans le quartus® ii logiciel 12.1 SP1 et antérieur, vous pouvez voir cette erreur lors de l’exécution de l’analyseur logique SignalTap™ II. Ce problème se produit en raison de l’optimisation incorrecte du chemin TDO JTAG. Ce problème affecte les conceptions ciblant les périphériques Stratix® V, Arria® V et Cyclone® V.
Pour éviter ce problème, limitez correctement le chemin TDO JTAG et recompilez votre conception. Pour limiter correctement le chemin de TDO JTAG, ajoutez les contraintes suivantes à votre fichier Synopsys Design Constraints(.sdc).
if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] }
{ set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 }
Ce problème a été résolu et le chemin est correctement contraint à partir du logiciel Quartus II version 13.0.