ID de l'article: 000075419 Type de contenu: Messages d'erreur Dernière révision: 10/10/2018

Avertissement (16817) : Déformation de Verilog HDL à alt_etipc3_nphy_elane.v (12698)

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet 25G
  • FPGA Intel® IP pour faible latence 100G Ethernet pour Arria® 10 et Stratix® V
  • FPGA Intel® IP MAC Ethernet 10G
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Vous pouvez voir l’avertissement ci-dessus en raison d’une collision du module lors de la compilation d’une conception avec plusieurs instances de l’IP dur Intel® Stratix® 10 E-tile pour Intel FPGA IP Ethernet.

    Lorsque plusieurs instances de l’IP dure E-tile pour Intel FPGA IP Ethernet sont utilisées avec des configurations différentes dans le même projet Intel® Quartus® Prime, la conception peut compiler de manière incorrecte, ce qui peut également entraîner des erreurs d’installation.

    Les utilisateurs voient des avertissements de compilation où les paramètres des modules portant le même nom sont écrasés à la fois dans la compilation Intel Quartus Prime et pendant la compilation de simulation.

    Résolution

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel Quartus Prime.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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