Pourquoi est-ce que je vois des violations de synchronisation dans l’exemple de conception HDMI Intel® Arria® 10 et Intel® Cyclone® 10 ?

Lorsque vous générez et compilez un exemple de conception HDMI pour les Intel® Arria® 10 et Intel® Cyclone® 10 FPGAs, il est possible que vous rencontriez une violation de synchronisation en raison du croisement de domaines d’horloge sur le chemin suivant :

De nœud :
*|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1]

Au nœud :
*|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[1].bitslipper|index[*]

Pour contourner ce problème, veuillez ajouter la contrainte suivante au fichier SDC :

set_multicycle_path -end-setup -de *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -à *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 2

set_multicycle_path -end-hold -de *|hdmi_0|u_bitec_hdmi_rx| SCDC_TMDS_CONFIG[1] -à *|hdmi_0|u_bitec_hdmi_rx| Alignment_Deskewing.hdmi_align_deskew|bit_slip[*].bitslipper|index[*] 1

Ce problème a été résolu à partir de la version 18.0 du logiciel Intel® Quartus® Prime.