ID de l'article: 000075407 Type de contenu: Messages d'erreur Dernière révision: 09/06/2017

Avertissement : nœud : reconfig_clk[0] a été déterminé comme une horloge, mais a été trouvé sans affectation d’horloge associée.

Environnement

  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous voyiez cet avertissement au cours des étapes d’analyse du montage et de la synchronisation statique dans la version 17.0 du logiciel Intel® Quartus® Prime lors de la compilation d’une conception avec le cœur IP autonome JESD204B ciblant un périphérique Intel® Arria® 10, en raison du fait que le reconfig_clk n’est pas formé dans l’IP.

    Résolution

    Pour contourner ce problème, définissez le reconfig_clk dans le fichier IP SDC à une fréquence de 100 MHz à 125 MHz.

    Ce problème est résolu à partir de la version 17.0.1 du logiciel Intel Quartus Prime.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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    Avertissement

    1

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