ID de l'article: 000075406 Type de contenu: Dépannage Dernière révision: 31/10/2017

Pourquoi est-ce que je vois des ports de sortie redondants lvds_clk et loaden lors de l’utilisation de l’IP IOPLL pour le mode PLL externe LVDS ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • PLL
  • FPGA Intel® IP IOPLL
  • FPGA Intel® IP LVDS SERDES
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 17.1 du logiciel Intel® Quartus® Prime, la génération de l’IP IOPLL pour le mode LVDS PLL externe se traduit par deux ports de sortie lvds_clk et loaden.

    Si l’option enable LVDS_CLK/LOADEN0 est activée, RTL inclut incorrectement cinq ports de sortie.

     

     

    Résolution

    Ce problème est résolu à partir de la version 19.3 du logiciel Intel® Quartus® Prime Pro/Standard Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Stratix® 10 GX
    FPGA SoC Intel® Stratix® 10 GX

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