ID de l'article: 000075402 Type de contenu: Dépannage Dernière révision: 27/11/2017

Pourquoi puis-je voir des erreurs, ou des échecs d’apprentissage ou de changement de vitesse sur mon Stratix 10 IP dur pour PCIe ?

Environnement

  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec l’IP dure 10 Intel® Stratix® pour cœur PCI* Express sur les tuiles L ES1 et ES2 et les tuiles H ES1, vous pouvez voir ce qui suit :

    - Pendant l’apprentissage ou le changement de vitesse de la liaison, l’IP dure PCIe* peut ne pas établir de liaison jusqu’à L0 ou atteindre la vitesse de liaison cible. Lorsque le lien n’est pas disponible, le LTSSM est bloqué dans l’état De détection ou d’interrogation.

    - Pendant le fonctionnement normal dans l’état L0, le récepteur peut signaler des erreurs.

    Le taux d’apparition de ces deux événements varie en fonction des caractéristiques du système/appareil et des conditions de fonctionnement.

     

    Résolution

    Pour contourner ce problème sur les tuiles affectées, essayez de reconfigurer le FPGA.

    Ce problème est résolu sur les versions de production L et H.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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