ID de l'article: 000075401 Type de contenu: Messages d'erreur Dernière révision: 19/09/2017

Erreur (19300) : le paramètre d’horloge « adder_input_clock » du DSP WYSIWYG « dafloater_i|s10fpdsp_block_0|sp_mult » n’est pas défini sur « aucune ».

Environnement

  • Intel® Quartus® Prime Pro Edition
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème avec l’IP DSP Stratix® 10 Native Floating Point dans la version 17.1 Stratix du logiciel Prime Pro de Quartus® l’édition 10 ES, vous pouvez observer l’erreur ci-dessus pendant la compilation si vous utilisez le mode multiplication.

    Résolution

    Procédez aux modifications suivantes dans la _altera_s10fpdsp_block_160_mdhrmmi.sv :

    De

    .adder_input_clock (« 0 ») //(ligne 28)

    À

    .adder_input_clock (« NONE »)

     

    Ce problème est résolu à partir du logiciel de version Quartus Prime Pro v17.1.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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