ID de l'article: 000075400 Type de contenu: Dépannage Dernière révision: 30/11/2017

Pourquoi l’exigence de transfert de phase irrégulière du coreclock pour Intel® Arria® 10 LVDS est-elle requise dans le manuel et le résumé de l’interface graphique IP ?

Environnement

  • ALTLVDS_TX
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’une erreur dans l’interface graphique LVDS Qsys, il montre que la phase de l’horloge du cœur est bloquée à 0 degrés, alors que selon le manuel Intel® Arria® 10, il devrait être au facteur 180/SERDES.

    Résolution

    Ce problème est résolu à partir de Intel® Arria® 10 Cœurs Fabric et manuel d’E/S à usage général version 18.0.1

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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    Avertissement

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