ID de l'article: 000075396 Type de contenu: Dépannage Dernière révision: 23/01/2018

Pourquoi l’IP dure Intel® Stratix®10 pour PCIe* signale-t-elle des largeurs de liaison incorrectes ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-ST
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème d’encodage avec la logique de reconnaissance de lien dans Intel® Stratix® les périphériques ES2 10 H-Tile, la largeur de la liaison sera incorrectement reconnue comme indiqué ci-dessous :

    Largeur de liaison effectiveAccusé de réception du lien
    x1x16
    x2x1
    x4x2
    x8x4
    x16x8
    Résolution

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

    1

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