ID de l'article: 000075392 Type de contenu: Dépannage Dernière révision: 24/05/2019

Pourquoi l’IP JESD204B signale-t-elle une erreur de bureau incorrecte après la re-initialisation ?

Environnement

    Édition d'abonnement Intel® Quartus® II
    FPGA Intel® IP JESD204B
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Descriptif

En raison d’un problème dans les versions 17.1.1.1 ou antérieures des logiciels Intel® Quartus® Prime et Prime Pro, l’IP JESD204B générée pour les périphériques Intel Cyclone® V, Arria® V, Stratix® V, Cyclone 10 GX, Arria 10 ou Stratix 10 peut signaler une erreur de suivi de voie incorrecte (bit-4 du statut 0 de l’erreur RX) après la re-initialisation, car les voies différentes ont perdu leur alignement à différents moments, qui entraîne une erreur erronée.

Résolution

Pour contourner cette situation, suivez les étapes ci-dessous pour effacer les bits d’interruption csr_lane_deskew_err après la re-initialisation.

1. Désactivez toujours le rx_err_reinit_en bit pour l’erreur de bureau afin d’éviter une réin initialisation infinie en raison d’une erreur de bureau.

2. Ignorez l’erreur de bureau qui se produit après la re-initialisation, car elle est faussement signalée.

3. Suivez les étapes de la section « Décalage RBD programmable » du Guide de l’utilisateur Intel FPGA IP JESD204B pour effacer l’erreur de bureau réelle qui se produit après la réinitialisation (pas l’erreur de bureau après la réinitialisation).

Il n’est pas prévu de résoudre ce problème dans le Intel FPGA IP JESD204B.

Produits associés

Cet article concerne 10 produits

FPGA Cyclone® V GX
FPGA Cyclone® V GT
FPGA Stratix® V GS
FPGA et FPGA SoC Intel® Arria® 10
FPGA et FPGA SoC Arria® V
FPGA Stratix® V GT
FPGA Stratix® V GX
FPGA SoC Cyclone® V SX
FPGA et FPGA SoC Intel® Stratix® 10
FPGA Intel® Cyclone® 10 GX

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