Pourquoi la simulation du cœur IP JESD204B échoue-t-elle lorsque l’option « Activer le contrôle et l’état des registres » de l’émetteur-récepteur est activée ?

Lorsque vous activez l’option Enable Control and Status Registers (Activer le contrôle et l’état des registres de l’émetteur-récepteur) dans l’IP JESD204B, la simulation du cœur IP tombera en panne car l’émetteur-récepteur sera bloqué à la réinitialisation. Vous pouvez observer dans la simulation que les signaux tx_serial_data/rx_serial_data, ou les signaux xcvr_rst_tx_ready/xcvr_rst_rx_ready sont bloqués à 0.

Ce problème affecte l’IP JESD204B générée pour les appareils Arria® 10 et Stratix® 10 dans les versions 17.0 ou antérieures du logiciel Quartus® Prime Standard et Pro.

Pour contourner ce problème, fournissez une horloge de 100 MHz - 125 MHz sur le port reconfig_clk, et définissez une séquence de réinitialisation sur le port reconfig_reset.

Vous pouvez autrement désactiver les options de reconfiguration de l’émetteur-récepteur. Notez que le testbench du cœur IP n’effectue aucune opération sur l’interface de reconfiguration de l’émetteur-récepteur.

Ce problème devrait être résolu dans une version ultérieure du logiciel Quartus Prime.