ID de l'article: 000075374 Type de contenu: Dépannage Dernière révision: 22/09/2017

Pourquoi le produit IP deinterlacer II de suite VIP Intel FPGA produit-il une mauvaise qualité de désinterlacation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour désentrelaceur II (passthrough HDR 4K)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec le Quartus® Prime v16.1 de l’IP de deinterlacer II de la suite VIP, lorsque vous utilisez l’algorithme de détection de la cadence et de correction vidéo-over-firm, vous pouvez constater une mauvaise qualité d’interlacation et cela en raison d’un problème f0/f1 permuté.

    Résolution

    La solution de contournement dans v16.1 est de créer un bloc personnalisé avant l’IP deinterlacer II pour basculer le bit 2 du nibble entrelacé des paquets de contrôle vidéo Avalon-ST entrants. Ce problème est résolu à partir de Quartus® Prime v17.0.

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