ID de l'article: 000075373 Type de contenu: Dépannage Dernière révision: 20/12/2017

Pourquoi la simulation de la conception de l’exemple IP Stratix 10 JESD204B échoue-t-elle lorsque vous utilisez ModelSim SE version 10.5c ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    La simulation de la conception de l’exemple Intel® Stratix® 10 JESD204B générée dans la version 17.1.1 ou antérieure du logiciel Intel® Quartus® Prime peut tomber en panne lors d’une simulation à une résolution de 1 s usng ModelSim SE version 10.5c.

    Résolution

    Pour contourner ce problème, supprimez la résolution 1ps de la ligne de commande vsim en supprimant « -t ps » de la commande vsim dans le fichier modelsim do msim_setup.tcl.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.