ID de l'article: 000075372 Type de contenu: Dépannage Dernière révision: 27/11/2017

Pourquoi le signal de demande d’attente n’est-il pas activé lors de la réinitialisation lors de la simulation du cœur IP Intel® Stratix® 10 Ethernet 40 Gbit/s à faible latence ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet faible latence 40G
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans la version 17.1 du logiciel Intel® Quartus® Prime, dans la simulation, vous verrez que le signal de demande d’attente reste désaffirmé (faible) même lorsque la réinitialisation est affirmée. Cela enfreint la spécification Avalon® Memory-Mapped Interface et peut entraîner des erreurs de la part de certains bancs d’essai, mais il ne s’agit pas d’un problème fonctionnel.

    Résolution

    Pour contourner ce problème, vous pouvez ignorer ce comportement et ignorer les erreurs de banc d’essai ou les rétrograder en avertissements.

    Ce problème est résolu à partir de la version 18.0 du logiciel Intel® Quartus® Prime Pro Edition

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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