Vous pouvez constater cette erreur si vous effectuez une mise à niveau IP dans la version 17.0 du logiciel Quartus® Prime Standard/Pro Edition d’une conception Arria® 10 comprenant un emballage VHDL statique qui synchronise le cœur IP JESD204B avec une interface de reconfiguration dynamique de l’émetteur-récepteur activée.
Cela est dû à la modification du type de port dans les ports reconfig_clk et reconfig_reset, de l’std_logic en passant par la batterie de std_logic_vector.
Ce problème n’affecte pas les conceptions avec l’emballage Verilog qui instantanément l’IP JESD204B.
Pour contourner ce problème, cartographiez le reconfig_clk reconfig_reset de l’en-cas de l’en-cas de 222,5 mm dans le reconfig_clk(0) et le reconfig_reset(0) du cœur IP JESD204B.
Exemple:
Avant de changer :
carte de port (
reconfig_clk = > reconfig_clk
reconfig_reset = > reconfig_reset
reconfig_avmm_address => reconfig_avmm_address,
reconfig_avmm_read = > reconfig_avmm_read
reconfig_avmm_readdata = > reconfig_avmm_readdata
reconfig_avmm_waitrequest = > reconfig_avmm_waitrequest
reconfig_avmm_write = > reconfig_avmm_write
reconfig_avmm_writedata = > reconfig_avmm_writedata
...
Après modification :
carte de port (
reconfig_clk(0) = > reconfig_clk,
reconfig_reset(0) = > reconfig_reset,
reconfig_avmm_address => reconfig_avmm_address,
reconfig_avmm_read = > reconfig_avmm_read
reconfig_avmm_readdata = > reconfig_avmm_readdata
reconfig_avmm_waitrequest = > reconfig_avmm_waitrequest
reconfig_avmm_write = > reconfig_avmm_write
reconfig_avmm_writedata = > reconfig_avmm_writedata
...
Ce problème est résolu à partir de la version 17.0.1 du logiciel Intel® Quartus® Prime.