ID de l'article: 000075368 Type de contenu: Dépannage Dernière révision: 28/03/2017

Y a-t-il des problèmes dans la variante VHDL du cœur IP Ethernet multi-rate PHY 1G/2,5G/5G/10G pour Arria V ou Arria 10 périphériques ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet Multi-rate 1G 2,5G 5G 10G PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Oui, si vous créez instantanément le cœur IP Ethernet multi-rate PHY 1G/2,5G/5G/10G pour Arria® V ou Arria® 10 périphériques au sein d’un VHDL, il existe un problème de contraintes de synchronisation (.sdc).

    Les contraintes de synchronisation fournies par le cœur IP sont invalides et l’analyse de synchronisation appropriée ne sera pas effectuée.

     

    Résolution

    Pour contourner ce problème, n’utilisez pas de bloc de génération VHDL pour activer instantanément le cœur IP.

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Arria® 10
    FPGA et FPGA SoC Arria® V

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    Avertissement

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