ID de l'article: 000075357 Type de contenu: Dépannage Dernière révision: 06/04/2017

Pourquoi le cœur IP De RapidIO II est-il transmis lorsque la réinitialisation numérique TX est revendiquée ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour RapiDIO II (IDLE2 jusqu'à 6,25 Gbaud)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un bogue dans le cœur IP de RapidIO II, l’émetteur-récepteur peut commencer à transmettre 0xBC caractères avant que la réinitialisation numérique TX(tx_digitalreset le Arria® 10, ou tx_digitalreset_stat le Stratix® 10) n’ait été revendiquée.

    Cela peut entraîner que certains partenaires de liaison détectent incorrectement la séquence IDLE1. La détection de la séquence IDLE1 est une implémentation définie.

    Notez que le cœur IP RapidIO II utilise la séquence IDLE2.

     

    Résolution

    Ce problème a été résolu à partir de la version 17.0 du cœur IP rapidIO II.

    Produits associés

    Cet article concerne 12 produits

    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA Arria® V GZ
    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX
    FPGA et FPGA SoC Intel® Stratix® 10
    FPGA Stratix® V
    FPGA et FPGA SoC Intel® Arria® 10
    FPGA Arria® V GT
    FPGA Arria® V GX

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