ID de l'article: 000075347 Type de contenu: Messages d'erreur Dernière révision: 24/07/2015

Erreur (15065) : l’inclk[0] du port d’entrée de l’horloge du PLL « lvds_tx_pll » doit être piloté par une broche d’entrée non invertie ou un autre PLL, en option par un bloc de contrôle de l’horloge

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous constatiez cette erreur lors de l’implémentation de l’IP LVDS TX MAX® 10 soft en mode PLL externe, à l’aide du logiciel Quartus® II version 14.1 et ultérieure. Le tx_inclock ne se trouve pas dans le fichier source RTL.

    Résolution

    Pour contourner ce problème, remplacez l’ip PLL soft LVDS TX Altera en mode PLL interne ou activez l’option « Register \'tx_in\' input port » dans l’onglet Des paramètres d’émetteur MAX® du gestionnaire de plug-in MegaWizard™ 10 Soft TX 10.

    Ce problème devrait être résolu dans une version ultérieure du logiciel Quartus® II.

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® MAX® 10

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