ID de l'article: 000075245 Type de contenu: Dépannage Dernière révision: 10/02/2014

Pourquoi ma simulation Cadence* NCSIM* Arria® V PCIe* ne parvient-elle pas à se terminer en L0 et en timeout ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP hard IP pour PCI Express* Arria® V
  • FPGA Intel® IP hard IP pour PCI Express* Arria® V GZ
  • FPGA Intel® IP hard IP pour PCI Express* Arria® V Avalon-MM
  • FPGA Intel® IP hard IP pour PCI Express* Arria® V GZ Avalon-MM
  • DMA Avalon-MM pour PCI Express* série V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème lors de la simulation de l’IP dure V Arria® pour PCI* Express* utilisant Cadence* NCSim* dans Quartus® II version 13.0SP1, les modèles de simulation doivent être mis à jour.

    Résolution

    Les fichiers mis à jour se trouvent sur NewAVModelFiles.zip et remplacent les fichiers existants à l’emplacement :

    version \quartus\eda\sim_lib\cadence

    Ce problème a été résolu à partir de Quartus® II version 14.0.

    Produits associés

    Cet article concerne 5 produits

    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Arria® V ST
    FPGA Arria® V GT
    FPGA Arria® V GX

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