La section « Exigence de la PLL gauche/droite en mode de base (PMA direct) » du chapitre « Stratix IV Clocking » dans le volume 2 du manuel Stratix IV», spécifie que l’utilisation de la PLL gauche/droite est nécessaire pour répondre à la synchronisation entre le fabric FPGA et l’interface PMA de l’émetteur pour les configurations de base (PMA-Direct) au-dessus de certains débits de données. Ces LP gauche/droite doivent être placés sur le même côté du périphérique pour respecter la synchronisation.
La version 9.0 du logiciel Quartus® II peut placer incorrectement ces LPP gauches/droites de l’autre côté du périphérique.
Pour s’assurer que le logiciel Quartus II place les LP gauches/droites sur le même côté, utilisez une des deux options suivantes :
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Spécifier la PLL gauche/droite en fonction de l’emplacement
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Trouvez l’horloge de sortie PLL dans l’éditeur de affectation.
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Ouvrez l’éditeur de devoirs en cliquant sur Assignment Editor (Éditeur de affectation) dans le menu Assignments (Affectations).
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Cliquez sur PLL dans la fenêtre de catégorie
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Double-cliquez sur le champ vide de la colonne À et cliquez sur la flèche de droite pour sélectionner Finder de nœud.
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Localisez et sélectionnez l’horloge de sortie PLL pour votre instance ALTPLL particulière.
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Cliquez sur OK pour fermer le Fichier de recherche de nœuds. Le nom du signal d’horloge de sortie PLL est maintenant rempli dans la colonne To.
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Attribuez un numéro PLL phyisical particulier à votre horloge de sortie PLL en double-cliquant sur la colonne Emplacement et en sélectionnant une PLL particulière. Vous devez sélectionner une mémoire PLL du même côté du périphérique que les canaux de l’émetteur-récepteur. Par exemple, sélectionnez une PLL côté droit (par exemple , PLL_R4), si les canaux d’émetteur-récepteur associés sont GXBR0, GXBR1, GXBR2 ou GXBR3.
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Spécifier la PLL gauche/droite par affectation « edge »
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Trouvez l’horloge de sortie PLL gauche/droite dans l’éditeur de affectation.
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Ouvrez l’éditeur de devoirs en cliquant sur l’Éditeur de devoirs dans le menu Affectations.
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Cliquez sur Edge dans la fenêtre de catégorie
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Double-cliquez sur le champ vide de La colonne À la colonne et cliquez sur la flèche de droite pour sélectionner Node Finder.
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Localisez et sélectionnez l’horloge de sortie PLL pour votre instance ALTPLL particulière
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Cliquez sur OK pour fermer le fichier Finder du nœud. Le nom du signal d’horloge de sortie PLL doit maintenant être renseigné dans la colonne To.
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Attribuez un bord particulier à votre horloge de sortie PLL en double-cliquant dans la colonne Emplacement et en sélectionnant un bord particulier. Sélectionnez l’option EDGE_LEFT, si les canaux d’émetteur-récepteur associés se trouvent sur le côté gauche du périphérique ou sélectionnez l’option EDGE_RIGHT, si les canaux d’émetteur-récepteur associés se trouvent sur le côté droit du périphérique.
Pour la vérification, vous pouvez localiser et confirmer l’emplacement physique des instances ALTPLL à l’aide du planificateur de puces Quartus II, une fois le processus de montage terminé.