ID de l'article: 000075231 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi ma conception Stratix IV GX ou Stratix IV GT configurée en mode de base (PMA-Direct) ne répond-elle pas au timing même si les LV gauches/droites sont implemented.as recommandées dans le manuel Stratix IV, stratix_iv_gx_ki stratix_i...

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

La section « Exigence de la PLL gauche/droite en mode de base (PMA direct) » du chapitre « Stratix IV Clocking » dans le volume 2 du manuel Stratix IV»,   spécifie que l’utilisation de la PLL gauche/droite est nécessaire pour répondre à la synchronisation entre le fabric FPGA et l’interface PMA de l’émetteur pour les configurations de base (PMA-Direct) au-dessus de certains débits de données. Ces LP gauche/droite doivent être placés sur le même côté du périphérique pour respecter la synchronisation.

La version 9.0 du logiciel Quartus® II peut placer incorrectement ces LPP gauches/droites de l’autre côté du périphérique.

Pour s’assurer que le logiciel Quartus II place les LP gauches/droites sur le même côté, utilisez une des deux options suivantes :

 

  • Spécifier la PLL gauche/droite en fonction de l’emplacement
  1. Trouvez l’horloge de sortie PLL dans l’éditeur de affectation.
    1. Ouvrez l’éditeur de devoirs en cliquant sur Assignment Editor (Éditeur de affectation) dans le menu Assignments (Affectations).
    2. Cliquez sur PLL dans la fenêtre de catégorie
    3. Double-cliquez sur le champ vide de la colonne À et cliquez sur la flèche de droite pour sélectionner Finder de nœud. 
    4. Localisez et sélectionnez l’horloge de sortie PLL pour votre instance ALTPLL particulière.
    5. Cliquez sur OK pour fermer le Fichier de recherche de nœuds. Le nom du signal d’horloge de sortie PLL est maintenant rempli dans la colonne To.
  2. Attribuez un numéro PLL phyisical particulier à votre horloge de sortie PLL en double-cliquant sur la colonne Emplacement et en sélectionnant une PLL particulière.   Vous devez sélectionner une mémoire PLL du même côté du périphérique que les canaux de l’émetteur-récepteur.   Par exemple, sélectionnez une PLL côté droit (par exemple , PLL_R4), si les canaux d’émetteur-récepteur associés sont GXBR0, GXBR1, GXBR2 ou GXBR3. 
  • Spécifier la PLL gauche/droite par affectation « edge »
  1. Trouvez l’horloge de sortie PLL gauche/droite dans l’éditeur de affectation.
    1. Ouvrez l’éditeur de devoirs en cliquant sur l’Éditeur de devoirs dans le menu Affectations.
    2. Cliquez sur Edge dans la fenêtre de catégorie
    3. Double-cliquez sur le champ vide de La colonne À la colonne et cliquez sur la flèche de droite pour sélectionner Node Finder.
    4. Localisez et sélectionnez l’horloge de sortie PLL pour votre instance ALTPLL particulière
    5. Cliquez sur OK pour fermer le fichier Finder du nœud.   Le nom du signal d’horloge de sortie PLL doit maintenant être renseigné dans la colonne To.
  2. Attribuez un bord particulier à votre horloge de sortie PLL en double-cliquant dans la colonne Emplacement et en sélectionnant un bord particulier.   Sélectionnez l’option EDGE_LEFT, si les canaux d’émetteur-récepteur associés se trouvent sur le côté gauche du périphérique ou sélectionnez l’option EDGE_RIGHT, si les canaux d’émetteur-récepteur associés se trouvent sur le côté droit du périphérique.

Pour la vérification, vous pouvez localiser et confirmer l’emplacement physique des instances ALTPLL à l’aide du planificateur de puces Quartus II, une fois le processus de montage terminé.

Produits associés

Cet article concerne 3 produits

FPGA Stratix® II GX
FPGA Stratix® II GT
FPGA Stratix® IV

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