ID de l'article: 000075150 Type de contenu: Messages d'erreur Dernière révision: 11/04/2016

Erreur (175020) : Contrainte illégale de la PLL fractionnelle dans la région (0, 98) à (0, 105) : pas d’emplacement valide dans la région

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Il est possible que vous voyiez l’erreur ci-dessus du fitter Quartus® II si une Stratix® V fractionnelle PLL en « mode de fonctionnement = direct » est pilotée par le tx_clkout d’un canal d’émetteur-récepteur situé dans le triplet inférieur d’une banque d’émetteurs-récepteurs. Il s’agit d’un problème connu avec le logiciel Quartus II qui active incorrectement le mode de fonctionnement = normal dans la PLL fractionnelle.
Résolution

Configurez manuellement le mode de fonctionnement PLL fractionnel sur une affectation QSF. Vous trouverez ci-dessous un exemple de affectation QSF :

set_instance_assignment nom PLL_COMPENSATION_MODE DIRECT à « pcie_pll:inst1|pcie_pll_0002:pcie_pll_inst|altera_pll:altera_pll_i|general[0].gpll »

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