ID de l'article: 000075135 Type de contenu: Dépannage Dernière révision: 12/09/2012

Pourquoi ma liaison Stratix V PCI Express Gen1/2 risque-t-elle de ne pas s’entraîner correctement ?

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison de paramètres PMA non optimaux pour les conceptions Gen1 et Gen2 dans les Stratix® V PCI Express® cœur IP dur, vous pouvez rencontrer un problème avec votre liaison PCI Express ne pas s’entraîner correctement à l’état L0, et peut plutôt observer que le LTSSM bascule entre 0,1,2,4,0,1,2,4....

Résolution

Ce problème a été résolu dans Quartus® II version 12.0 DP2 et versions ultérieures.  Reportez-vous au lien suivant pour obtenir des instructions sur l’installation du correctif de périphérique (DP) :

http://www.altera.com/support/kdb/solutions/rd06202012_726.html

Produits associés

Cet article concerne 2 produits

FPGA Stratix® V GX
FPGA Stratix® V GT

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.