Une interface D/S LVDS à haut débit Intel® Stratix® 10 FPGA peut être définie à un taux de données ou à un changement de phase différent, mais uniquement si l’option PLL externe d’utilisation est sélectionnée dans l’éditeur de paramètres de base LVDS SERDES Intel® FPGA IP. Si cette option n’est pas sélectionnée, la modification du taux de données ou du changement de phase peut entraîner une défaillance du verrouillage du circuit de l’alignement de phase dynamique (DPA), même si la séquence de réinitialisation et d’initialisation correcte est suivie.
Pour plus d’informations sur le mode PLL externe d’utilisation, reportez-vous au guide de l’utilisateur des E/S LVDS Intel® Stratix® 10, section 3.1.7 ,
Pour plus d’informations sur la séquence de réinitialisation et d’initialisation, reportez-vous au Guide de l’utilisateur des E/S LVDS à haut débit Intel® Stratix® 10, section 4.2.2.