ID de l'article: 000075101 Type de contenu: Dépannage Dernière révision: 15/12/2019

Une interface D/S LVDS à haut débit Intel® Stratix® 10 FPGA peut-elle être réglée de manière dynamique en fonction d’un débit de données ou d’un changement de phase différent ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Une interface D/S LVDS à haut débit Intel® Stratix® 10 FPGA peut être définie à un taux de données ou à un changement de phase différent, mais uniquement si l’option PLL externe d’utilisation est sélectionnée dans l’éditeur de paramètres de base LVDS SERDES Intel® FPGA IP. Si cette option n’est pas sélectionnée, la modification du taux de données ou du changement de phase peut entraîner une défaillance du verrouillage du circuit de l’alignement de phase dynamique (DPA), même si la séquence de réinitialisation et d’initialisation correcte est suivie.

     

    Résolution

    Pour plus d’informations sur le mode PLL externe d’utilisation, reportez-vous au guide de l’utilisateur des E/S LVDS Intel® Stratix® 10, section 3.1.7 ,

    Pour plus d’informations sur la séquence de réinitialisation et d’initialisation, reportez-vous au Guide de l’utilisateur des E/S LVDS à haut débit Intel® Stratix® 10, section 4.2.2.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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