ID de l'article: 000075010 Type de contenu: Dépannage Dernière révision: 14/02/2019

Pourquoi l’IOPLL de Intel® Arria®10 FPGAs-elle activer une horloge de sortie incorrecte lorsque la reconfiguration dynamique est activée ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour reconfig IOPLL
  • FPGA Intel® IP IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans certains cas, en raison des conditions de course lors de la mise en marche, l’IOPLL dans Intel® Arria® 10 périphériques peut démarrer avec une fréquence d’horloge de sortie incorrecte ou un cycle d’utilisation incorrect ou ne pas atteindre le verrou lorsque la reconfiguration dynamique est activée.

    Résolution

    Pour contourner cela, pilotez le port d’entrée « mgmt_clk » du cœur IOPLL Reconfig Intel® FPGA IP cœur à partir du port de sortie « outclk » d’un autre Intel FPGA IP IOPLL Reconfig et synchronisez le mgmt_reset avec cette horloge. Cela garantit que l’horloge de l’IOPLL Reconfig Intel FPGA IP cœur ne bascule pas à la mise sous alimentation et permet à l’IOPLL de mettre en marche avec des paramètres corrects.

     

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    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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