ID de l'article: 000074968 Type de contenu: Dépannage Dernière révision: 07/10/2020

Pourquoi le signal de mgmt_waitrequest de l’IOPLL Reconfig ne Intel FPGA-il pas se comporter comme prévu lors de l’exécution du Dynamic Phase Shift dans Intel® Stratix® 10 FPGA et Intel Agilex® 7 périphériques ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème connu dans Intel® Quartus® version 19.4 et antérieure du logiciel Prime Pro Edition, la sortie du signal mgmt_waitrequest de l’Intel FPGA IOPLL Reconfig sur Intel Stratix® 10 périphériques et Intel Agilex® 7 appareils fonctionnera de la manière inverse décrite dans le Guide de l’utilisateur Intel® Stratix® 10 clocking et PLL et le Guide de l’utilisateur de l’horloge Intel Agilex® et PLL en décochant lorsque le transfert de phase dynamique (DPS) est demandé et en énoissant une fois terminé.

     

     

    Résolution

    Ce problème est résolu à partir de la version 20.2 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ 7
    FPGA et FPGA SoC Intel® Stratix® 10

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.