ID de l'article: 000074949 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi reçois-je le message suivant : « Erreur interne : sous-système : VPR20K, fichier : 20k_arch/20k_route_timing.c, ligne : 2434 ? »

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Il est possible que vous obteniez cette erreur interne dans le Quartus® Version 1.0 du logiciel II si deux apparitions de la variable THIRD_PARTY_EDA_TOOLS se produisent dans le fichier des paramètres du projet (.psf).

Par exemple :

THIRD_PARTY_EDA_TOOLS(pci_top)
{
   EDA_TIMING_ANALYSIS_TOOL = "&ltNONE>";
   EDA_SIMULATION_TOOL = "MODELSIM (VERILOG HDL 
OUTPUT FROM QUARTUS)";
   EDA_DESIGN_ENTRY_SYNTHESIS_TOOL = SYNPLIFY;
}
THIRD_PARTY_EDA_TOOLS(sdram_sdr_ecc_pci_ioreg)
{
   EDA_DESIGN_ENTRY_SYNTHESIS_TOOL = SYNPLIFY;
}
Pour éviter cette erreur, assurez-vous que .psf le fichier spécifie le THIRD_PARTY_EDA_TOOLS variable une seule fois. Ce problème a été résolu dans la version 1.1 du logiciel Quartus II.

Produits associés

Cet article concerne 1 produits

Circuits programmables Intel®

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.