Pourquoi y a-t-il une utilisation plus élevée que prévu des ressources FPGA lors de l’activation instantanée de la RAM : Intel® FPGA IP 2 ports avec le paramètre émulé TDP double horloge activé ?

Lorsqu’une RAM : Intel® FPGA IP à 2 ports avec le paramètre de mode de double horloge TDP émulé activé est instantanément activée dans le logiciel Intel® Quartus® Prime, il est possible que vous voyiez une utilisation des ressources de FPGA plus élevée que prévu lorsqu’il s’agit de cibler Intel® Stratix® 10 appareils. Cela est causé par les FIFO supplémentaires implémentés par la RAM : Intel® FPGA IP à 2 ports.

Pour contourner ce problème, suivez les étapes suivantes :

1. Naviguez dans la hiérarchie et trouvez l’instance fifo_wrapper_in.
2. Passez dans la hiérarchie jusqu’à ce que vous traversiez l’instance dcfifo_component .
3. Réduisez la valeur des paramètres LPM_NUMWORDS et LPM_WIDTHU. La valeur attribuée aux LPM_NUMWORDS doit se conformer à l’équation suivante : 2^LPM_WIDTHU. Assurez-vous que la profondeur FIFO est appropriée pour prendre en charge la vitesse de données de votre conception.

Par exemple :

dcfifo_component.lpm_num≥ = 16

dcfifo_component.lpm_widthu = 4

4. Répétez les étapes 1 à 3 pour l’instance fifo_wrapper_out.