Malgré le guide de l’utilisateur de Intel® FPGA IP LVDS SERDES indiquant dans la section Paramètres PLL IP Core PLL de LVDS SERDES,Tableau 10. Onglet Paramètres PLL :
« Cette option vous permet d’accéder à toutes les horloges du PLL disponibles et d’utiliser des fonctionnalités PLL avancées telles que le passage de l’horloge, les presets de bande passante, le progression de phase dynamique et la reconfiguration dynamique. »
Cependant, en raison d’un problème dans la version 19.4 du logiciel Intel® Quartus® Prime Pro Edition, il est possible que vous voyiez le message d’erreur suivant :
Erreur (18694) : l’horloge de référence de la PLL « external_pll|external_pll|altera_iopll_i|c10gx_pll|iopll_inst », qui alimente une instance IP LVDS SERDES Altera, n’est pas pilotée par une broche d’horloge de référence dédiée de la même banque. Utilisez une broche d’horloge de référence dédiée pour garantir répondre à la spécification de débit de données IP maximal LVDS SERDES.
Ce problème est résolu dans Intel® Quartus® version 20.1 du logiciel Prime Pro Edition.