ID de l'article: 000074869 Type de contenu: Dépannage Dernière révision: 13/08/2012

Pourquoi est-ce que je vois de nouvelles violations de synchronisation pour les transferts entre le PCS 10G et le cœur dans la version 12.0 du logiciel Quartus II ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Dans la version 12.0 du logiciel Quartus® II, l’analyse de synchronisation peut montrer de nouveaux chemins défectueux entre le PCS 10G et le cœur. Il est possible que ces chemins n’aient pas montré de pannes pour la même conception compilée à l’aide des versions antérieures du logiciel Quartus II.
Résolution Ces pannes peuvent être dues à des transferts de domaines d’horloge croisée. Il est possible qu’il ne soit pas possible de boucler le timing de manière déterministe. Par conséquent, si ces transferts doivent avoir lieu correctement, insérez des registres de synchronisation ou des FIFO. Sinon, si les groupes d’horloges sont asynchrones ou mutuellement exclusifs, ces chemins peuvent être coupés de l’analyse de synchronisation dans votre fichier Synopsys Design Constraints(.sdc).

Produits associés

Cet article concerne 7 produits

FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Arria® V GX
FPGA Arria® V GT
FPGA SoC Arria® V SX
FPGA SoC Arria® V ST
FPGA Stratix® V GS

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.