ID de l'article: 000074864 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi Stratix simulation PLL V montre-t-elle que les horloges de sortie fonctionnent à la fréquence définie dans la mégafunction, quelle que soit la fréquence d’horloge de référence d’entrée ?

Environnement

    Édition d'abonnement Intel® Quartus® II
    PLL
    Simulation
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 11.0 du logiciel Quartus® II, la simulation de LP sur les périphériques Stratix® V montre toujours les mêmes fréquences d’horloge de sortie quel que soit la fréquence de l’horloge de référence.

Ce problème a été résolu à partir de la version 11.0 SP1 du logiciel Quartus II, dans laquelle la simulation affiche un avertissement car le signal d’horloge de référence n’a pas la période spécifiée. Cependant, la fréquence d’horloge de sortie s’ajuste à la fréquence du signal d’horloge de référence.

Résolution

 

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FPGA Stratix® V GX
FPGA Stratix® V E
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