Problème critique
Descriptif
DSP Builder génère un VHDL illégal si vous activez Exposer option de ports de bus sur un bloc FIR qui utilise des coefficients d’écriture uniquement.
La déclaration d’entité VHDL générée pour le bloc FIR a ports d’entrée de bus mais pas de ports de sortie de bus ; le VHDL correspondant déclaration des composants dispose à la fois des ports d’entrée du bus et de sortie du bus. Lla Le bloc Simulink montre également (incorrectement) les ports de sortie du bus.
Résolution
Pour contourner ce problème, utilisez des coefficients de lecture/écriture sur bloc FIR.
Ce problème est résolu dans DSP Builder v12.1.