ID de l'article: 000074765 Type de contenu: Dépannage Dernière révision: 03/03/2021

Pourquoi lire toutes les données « zéro » de l’eSRAM Intel® Stratix® 10 FPGA IP de manière intermittente ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous attachez le port c_sd_n_0 à une logique « 1 » ou « 0 » dans RTL, vous pouvez voir les données en lecture « zéro » de l’IP eSRAM Intel® Stratix® 10 FPGA.

    Résolution

    Pour contourner cette configuration, connectez les signaux de la logique de l’utilisateur aux ports c_sd_n_0.

    Ce problème devrait être résolu à l’avenir avec la version du logiciel Intel Quartus® Prime Pro.

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

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    Avertissement

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