ID de l'article: 000074764 Type de contenu: Product Information & Documentation Dernière révision: 08/11/2019

Comment résoudre le problème avec un IOPLL Intel® Stratix® 10 FPGA ne pas pouvoir obtenir le verrou lorsque le refclk d’entrée est piloté par une horloge de sortie du Intel Stratix 10 FPGA E-Tile ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP IOPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    L’IOPLL Intel® Stratix® 10 FPGA n’est pas en mesure d’obtenir le verrou lorsque le refclk d’entrée est piloté par une horloge de sortie de la Intel Stratix 10 FPGA E-Tile.

    Résolution

    Vous devez effectuer un recalibrage utilisateur de l’IOPLL après que les horloges de sortie de la Intel Stratix 10 FPGA E-Tile soient stables.

    Tenir le Intel Stratix 10 FPGA IOPLL en réinitialisation jusqu’à ce que les horloges de sortie du Intel Stratix 10 FPGA E-Tile soient stables ou que la réinitialisation après que les horloges de sortie soient stables ne résout pas l’état de déverrouillage IOPLL Intel Stratix.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

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