ID de l'article: 000074764 Type de contenu: Information et documentation de produit Dernière révision: 08/11/2019

Comment résoudre le problème avec un IOPLL Intel® Stratix® 10 FPGA ne pas pouvoir obtenir le verrou lorsque le refclk d’entrée est piloté par une horloge de sortie du Intel Stratix 10 FPGA E-Tile ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP IOPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

L’IOPLL Intel® Stratix® 10 FPGA n’est pas en mesure d’obtenir le verrou lorsque le refclk d’entrée est piloté par une horloge de sortie de la Intel Stratix 10 FPGA E-Tile.

Résolution

Vous devez effectuer un recalibrage utilisateur de l’IOPLL après que les horloges de sortie de la Intel Stratix 10 FPGA E-Tile soient stables.

Tenir le Intel Stratix 10 FPGA IOPLL en réinitialisation jusqu’à ce que les horloges de sortie du Intel Stratix 10 FPGA E-Tile soient stables ou que la réinitialisation après que les horloges de sortie soient stables ne résout pas l’état de déverrouillage IOPLL Intel Stratix.

Produits associés

Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Stratix® 10

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c’est la version anglaise qui prévaut. Afficher la version anglaise de cette page.