Descriptif
En raison d’un problème dans les versions 11.0 et ultérieures du logiciel Quartus® II, vous pouvez constater cette erreur pendant la synthèse si votre conception comprend un système Qsys avec un composant de mémoire FIFO sur puce qui utilise une interface de streaming Avalon®.
Résolution
Pour contourner ce problème, modifiez le fichier HDL Verilog pour la conception de haut niveau créée par Qsys contenant la mémoire FIFO Sur puce. Supprimez ou commentez la connexion du avalonst_sink_empty port. Par exemple, supprimez ou commentez la connexion de port suivante sur l’instance de mémoire FIFO On-Chip :
.avalonst_sink_empty(...),Ce problème est résolu à partir de la version 12.0 du logiciel Quartus II.