Il est possible que la boucle à phase verrouillée (PLL) de Stratix® V, Arria® V ou Cyclone® V ne se reconfigure pas si le signal d’attente de la reconfiguration PLL de la propriété intellectuelle (IP) est bloqué à « 1 ». Cela est observé pour avoir lieu pour certaines graines de compilation et peut se produire si l’option de synthèse physique dans les paramètres Fitter (Avancé) du logiciel Intel® Quartus® Prime est activée.
Pour contourner ce problème, désactivez les paramètres suivants dans le logiciel Intel® Quartus® Prime :
Accédez aux paramètres des affectations - paramètres > -> paramètres du compilateur -> fitter (avancé) :
Définissez Activer la synthèse physique pour une logique combinée de zone à DÉSACTIVÉe.
Set Enable Physical Synthesis for Combinal Logic for Performance to OFF (Activer la synthèse physique pour une logique combinée des performances à DÉSACTIVÉ).
Ce problème est connu pour affecter uniquement l’instance de reconfiguration dynamique et donc le paramètre de synthèse physique peut être désactivé uniquement pour la variation IP PLL Reconfig, si nécessaire.