Existe-t-il un problème connu lors de la simulation de l’IP PLL Cyclone 10 LP à l’aide de Verilog ?

En raison d’un problème dans la version 17.0 du logiciel Intel® Quartus® Prime Standard Edition, le modèle de simulation PLL n’est pas instantané pour Cyclone® les périphériques 10 LP lors de la simulation utilisant Verilog. Ce problème ne s’applique pas lors de la simulation d’une IP PLL Cyclone 10 LP à l’aide de VHDL.

Pour résoudre ce problème, installez le correctif ci-dessous en plus de Intel Quartus version Prime Standard 17.0 et suivez l’instruction pour ajouter des étapes supplémentaires dans votre script d’exécution de simulation.

Si! [fichier isdirectory verilog_libs] {
fichier mkdir verilog_libs
}

verilog_libs/altera_mf_ver vlib
altera_mf_ver vmap ./verilog_libs/altera_mf_ver
vlog -vlog01compat -work altera_mf_ver {c:/intelfpga/17.0/quartus/eda/sim_lib/altera_mf.v}

quartus-17.0std-0.12std-windows.exe

quartus-17.0std-0.12std-linux.run

quartus-17.0std-0.12std-readme.txt

Ce problème est résolu à partir de la version 18.0 du logiciel Intel Quartus Prime Standard Edition.