ID de l'article: 000074671 Type de contenu: Dépannage Dernière révision: 12/07/2019

Pourquoi la RAM MLAB Intel® Stratix® 10 génère-t-elle des valeurs de sortie inconnues dans une simulation au niveau des portes avec une netlist VHDL ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le modèle de simulation d’appareils Intel® Stratix® 10 dans le logiciel Intel® Quartus® Prime Pro Edition version 19.1 et antérieure, vous pouvez voir des valeurs de sortie de RAM MLAB inconnues (x) dans une simulation au niveau de la porte avec la netlist VHDL (*.vho).

    Résolution

    Pour contourner ce problème, utilisez la netlist Verilog (*.vo) pour la RAM MLAB dans la simulation au niveau de la porte.

    Ce problème est résolu à partir de la version 19.3 du logiciel Intel® Quartus® Prime Pro/Standard Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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