ID de l'article: 000074661 Type de contenu: Dépannage Dernière révision: 30/06/2014

Erreur de simulation Verilog et VHDL dans LhdL-PRO : « # ALOG : Erreur : Erreur Syntaxe VCP2120 dans le fichier ITF pour l’unité... »

Environnement

    Édition d'abonnement Intel® Quartus® II
    Simulation
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Problème critique

Descriptif

Lors de la compilation de scripts de simulation Verilog et VHDL dans le Plate-forme de vérification avancée Aldec®™, les éléments suivants : l’erreur se produit :

# ALOG: Error: VCP2120 Syntax error in ITF file for unit 'sv_xcvr_pipe_native' in library 'altera_xcvr_pipe_0'. Please contact Aldec Support

Veuillez noter que ce problème est un bogue de simulation Delsie- Pro et ne se limite pas au cœur IP Altera® PHY de l’émetteur-récepteur.

Résolution

Ce problème est résolu dans la version du logiciel Quartus® II 13.1 et l’Aldec’sÂtre-PRO 2013.6.

Pour résoudre ce problème dans les versions précédentes du logiciel, compilez tous les fichiers de simulation IP (pas les fichiers logiciels Quartus II) avec une vlog seule commande.

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