ID de l'article: 000074624 Type de contenu: Information et documentation de produit Dernière révision: 05/12/2017

Comment mettre en œuvre la solution MIPI D-PHY avec le mode TX Haut Débit (HS) et Faible Vitesse (LP) sur une seule voie ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP ASMI Parallel II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Pour l’implémentation de MIPI D-PHY, vous devez attribuer une norme d’E/S différentielle pour les broches TX à haut débit (HS) et une norme d’E/S unique pour les broches TX à faible consommation (LP). La broche à haut débit (HS) doit être tridé lorsque la broche TX Low Power (LP) transmet les données.

    Cependant, en raison de l’E/S différentielle de broche TX à haut débit (HS) ne peut pas être tri-indiquée, vous pouvez appliquer 2 normes d’E/S à guichet unique en mode TX à haut débit (HS).

    Par exemple, vous pouvez utiliser 2 broches HSTL 1,8V à fin unique au lieu d’une broche différentielle HSTL 1,8 V pour TX à haut débit (HS).

    Produits associés

    Cet article concerne 1 produits

    FPGA Cyclone® IV

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