ID de l'article: 000074596 Type de contenu: Messages d'erreur Dernière révision: 15/10/2014

Erreur (10232) : erreur HDL Verilog à bitec_dp_rx_ss_audio.v(420) : l’index 64 ne peut pas tomber en dehors de la plage déclarée [63:0] pour le vectoriel « fifo_data_x2chan_mux »

Environnement

    Édition d'abonnement Intel® Quartus® II
    FPGA Intel® IP DisplayPort*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif En raison d’un problème dans la version 14.0 du logiciel Quartus® II, vous pouvez constater cette erreur lors de la compilation d’une conception qui contient l’IP DisplayPort sur laquelle 2 canaux de réception audio sont activés.
Résolution

Pour résoudre ce problème dans la version 14.0 du logiciel Quartus® II, remplacez le fichier existant < nom de variation IP>/bitec_dp/rx/ss/bitec_dp_rx_ss_audio.v avec la version ci-jointe de ce fichier.

bitec_dp_rx_ss_audio.v

Ce problème a été résolu à partir de la version v14.1 du logiciel Quartus® II.

Produits associés

Cet article concerne 3 produits

FPGA et FPGA SoC Cyclone® V
FPGA et FPGA SoC Arria® V
FPGA Stratix® V

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.