ID de l'article: 000074590 Type de contenu: Dépannage Dernière révision: 30/12/2014

Pourquoi est-ce que je vois une violation du préambule d’écriture DQS (tWPRE) dans le matériel lors de l’utilisation du contrôleur de mémoire dure DDR3 ou DDR2 SDRAM avec UniPHY ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • FPGA Intel® IP pour composant de débogage des interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Quartus® II, lors de l’utilisation du contrôleur de mémoire dure avec UniPHY, une violation de synchronisation tWPRE peut être observée lors de l’exploration des signaux avec un oscilloscope. Ce problème se produit car le circuit de terminaison parallèle (lecture OCT) ne passe pas en mode de terminaison série suffisamment tôt pour empêcher l’étouffement du préambule d’écriture DQS.

    Résolution

    Ce problème n’affecte pas le fonctionnement du matériel. Veuillez contacter l’assistance Intel® IPS pour plus de détails.

    Produits associés

    Cet article concerne 9 produits

    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA Arria® V GZ
    FPGA Cyclone® V GX
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX
    FPGA SoC Cyclone® V SE
    FPGA Arria® V GX
    FPGA Arria® V GT

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    Avertissement

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