Problème critique
Descriptif
Le modèle fonctionnel du bus Altera® conduit (BFM) et le tri-état Conduit BFM ne génèrent pas de modèle de simulation VHDL lorsque le modèle mixte option du langage de simulation est sélectionnée. Les simulations échouent à étape d’élaboration avec le message d’erreur suivant :
Error: (vsim-3059) Cannot connect a VHDL array signal
to Verilog scalar port 'sig_fixedclk_locked'.
Résolution
Si possible, vous devez désactiver le langage de simulation mixte Option. Vous pouvez également modifier la déclaration du signal BFM générée pour utiliser un type de signal de bus.