Vous observerez que la tx_coreclock obtenue est la moitié de la fréquence tx_coreclock prévue pour les facteurs de série impairs.
Le travail autour du correctif RTL en générant un autre débit PLL (clk2) pour tx_coreclock.
1. Modifiez les fichiers suivants après la génération d’Altera®Soft LVDS IP
- _sim/.v
- /_002.v
2. Modifiez la PLL en ajoutant des paramètres clk2 et en modifiant les fichiers mentionnés ci-dessus dans les modules respectifs.
- module _002 (/_002.v)
- module (_sim/.v)
étape 1 :-Ajoutez clk2 dans la section « defparam »
lvds_tx_pll.clk2_divide_by = clk1_divide_by valeur
lvds_tx_pll.clk2_multiply_by = 2* de valeur clk1_multiply_by
lvds_tx_pll.clk2_phase_shift = valeur clk1_phase_shift
étape 2 : commentez la cession de tx_coreclock et ajoutez l’horloge générée (clk2) de la PLL à tx_coreclock comme indiqué.
tx_coreclock = slow_clock,
tx_coreclock = wire_lvds_tx_pll_clk[2],
Ce travail a été mis en œuvre dans Intel Quartus® version 16.0 du logiciel Prime Standard Edition.