ID de l'article: 000074478 Type de contenu: Messages d'erreur Dernière révision: 10/01/2014

Erreur (177020) : l’horloge de référence PLL n’a pas été placée dans une broche d’entrée dédiée qui peut atteindre la PLL fractionnaire

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous pouvez obtenir ce message d’erreur si vous attribuez votre signal d’horloge d’entrée à un emplacement de broche d’horloge dédié et que vous effectuez une affectation GCLK (Global Clock) à cette horloge.

    Résolution

    Si le routage de la broche d’horloge d’entrée vers la PLL n’est pas dédié et utilise le réseau GCLK, vous devez ajouter la méga-fonction ALTCLKCTRL entre la broche d’horloge d’entrée et la PLL dans votre conception pour obtenir une solution efficace.

    Le message d’erreur est attendu, car l’utilisation du routage non dédié entre une broche d’horloge d’entrée et une PLL n’est pas recommandée. La raison en est que cela pourrait introduire une gigue, et TimeQuest ne fournira pas un chiffre précis des retards de compensation.

    Ce problème a été résolu dans la version 13.1 du logiciel Intel® Quartus®

    Produits associés

    Cet article concerne 5 produits

    FPGA SoC Arria® V SX
    FPGA et FPGA SoC Arria® V
    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA SoC Arria® V ST

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