ID de l'article: 000074467 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi puis-je voir les fichiers Verilog lorsque je génère des fichiers VHDL pour le contrôleur hautes performances DDR/DDR2 (HP) ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le HDL est toujours généré comme Verilog aux fins de synthèse. Pour effectuer une simulation, nous créons un modèle simgen de _phy.vho pour les utilisateurs de VHDL.

À partir du logiciel Quartus II version 7.2, l’onglet simulation de l’IP Megawizard ne donne pas d’option pour la langue lors de la génération du modèle de simulation, le modèle de simulation est généré dans la même langue que le fichier de haut niveau.

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