Le schéma d’étalonnage postamble du séquenceur viole le timing

Pour les interfaces de mémoire DDR à faible fréquence, le post-aamble le schéma d’étalonnage du séquenceur viole la mémoire de rafraîchissement paramètre de synchronisation, ne respectant pas les spécifications du JEDEC.

Ce problème affecte toutes les conceptions utilisant le contrôleur DDR SDRAM les fréquences et périphériques suivants :

• Fréquence comprise entre 110 et 120 MHz pour Arria II Périphériques GX.
• Fréquence comprise entre 100 et 110 MHz pour les périphériques Stratix II.
• Fréquence inférieure à 133 MHz pour les Stratix III et les Stratix Périphériques IV.

Votre conception ne parvient pas à simuler.

Réduisez la latence postamble initiale en exécutant les éléments suivants Étapes:

1. Ouvrez le fichier <> nom_phy_alt_mem_phy.v.
2. Recherchez le POSTAMBLE_INITIAL_LAT paramètre.
3. Soustrayez quelques cycles de la valeur actuelle.

Ce problème sera résolu dans une version ultérieure de la DDR SDRAM Contrôleur avec IP ALTMEMPHY.