ID de l'article: 000074452 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi obtiens-je l’erreur : « Ne peut pas placer pll#:inst# rapide ou amélioré dans l’appareil sélectionné en raison des contraintes de périphérique » lors de la compilation dans le logiciel Quartus® II ?

Environnement

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif Il est possible que vous obteniez l’erreur si vous avez des normes d’E/S mixtes sur les horloges d’entrée et de sortie de la PLL. Par exemple, cette erreur se produit pendant la compilation si vous attribuez une affectation standard d’E/S différentielle sur l’horloge d’entrée à la PLL, alors que l’horloge de sortie est attribuée à une norme d’E/S à une seule fin.

    Afin de maintenir un niveau de bruit acceptable sur l’approvisionnement VCCIO, le logiciel Quartus® II applique des restrictions sur le placement de pastilles d’E/S à fin unique par rapport aux pastilles différentielles. Utilisez les directives suivantes pour placer des pastilles à terminaux uniques dans les périphériques Stratix®/Stratix GX et Cyclone®.

    1. Il est possible que les entrées à une seule fin ne soient placées qu’à quatre ou plusieurs pastilles à l’écart d’une pastille différentielle.
    2. Les sorties à terminaux uniques et les pastilles bidirectionnelles ne peuvent être placés que de cinq ou plusieurs pastilles loin d’une pastille différentielle.

    Le logiciel Quartus II génère le message d’erreur pour les pastilles placées illégales.

    Note: Altera® pourrait assouplir cette restriction à l’avenir, en attente de caractérisation du silicium. Veuillez contacter Altera Applications pour plus d’informations.

    Produits associés

    Cet article concerne 3 produits

    FPGA Stratix® GX
    FPGA Cyclone®
    FPGA Stratix®

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