ID de l'article: 000074445 Type de contenu: Messages d'erreur Dernière révision: 07/06/2019

Erreur (15065) : port d’entrée d’horloge inclk[0] de PLL <pll instance="" name=""> doit être pilotée par une broche d’entrée non inverti ou un autre PLL, en option via un bloc de contrôle de l’horloge</pll>

Environnement

  • Intel® Quartus® Prime Lite Edition
  • Intel® Quartus® Prime Standard Edition
  • FPGA Intel® IP pour oscillateur interne
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Cette erreur peut être constatée dans le logiciel Intel® Quartus® Prime Standard Edition lorsque l’entrée d’horloge de référence d’une boucle à verrouillage de phase (PLL) est connectée à la sortie de l’IP Detérisateur interne dans Intel MAX® 10 périphériques.

    Résolution

    Pour éviter cette erreur, vous ne devez pas alimenter l’entrée d’horloge de référence d’une boucle à phase verrouillée (PLL) avec la sortie de l’IP Detéristeur interne .

    Produits associés

    Cet article concerne 1 produits

    FPGA Intel® MAX® 10

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