En raison d’un problème dans les versions 10.0 à 10.1 SP1 du logiciel Quartus® II, le signal tx_outclock généré par la mégafunction ALTLVDS_TX ne bascule pas lorsqu’il utilise un facteur de série 3. À la place, le signal tx_outclock s’applique à 0. Le bloc SERDES généré dans ces versions crée le signal tx_outclock de manière incorrecte. Vous devez désactiver le port tx_outclock dans le ALTLVDS_TX mégafunction lors de l’utilisation d’un facteur de série de 3.
Pour contourner ce problème, génèrez une horloge de sortie en créant un deuxième ALTLVDS_TX mégafunction avec une largeur de canal de 1 et un facteur de deserialisation de 3. Vous pouvez filer dur les ports d’entrée de données à 1 et 0 pour créer une horloge de sortie. Connectez le signal de réinitialisation tx_inclock et facultatif aux mêmes signaux qui sont utilisés pour la ALTLVDS_TX mégafunction existante dans votre conception. Le logiciel Quartus II peut partager la même PLL pour chaque ALTLVDS_TX mégafunction lorsque les mêmes tx_inclock et signaux de réinitialisation sont utilisés. Vous devez activer La PLL (Use shared PLL)) pour les récepteurs et les émetteurs dans les deux mégafunctions. En général, avec un facteur de série de 3, vous devez définir tx_in[0] et tx_in[2] à 1, et définir tx_in[1] à 0.
Ce problème est résolu à partir de la version 11.0 du logiciel Quartus II.